Joan San Bartolome Ferri

Necesidad de automatizar la monitorización ambiental y la activación de electroválvulas en parcelas de riego por goteo con bajo consumo energético y autonomía de batería en campo.

Diseño de esquemático y layout completo de PCB en KiCad. Integración de transceptor de radiofrecuencia, gestión de potencia de ultra bajo consumo y firmware de control para comunicación inalámbrica de estado.

Adquisición y representación continua de señales analógicas de alta frecuencia garantizando cero pérdidas de muestras y sincronismo de disparo (trigger) instantáneo.

Desarrollo de módulos RTL en SystemVerilog / Verilog sobre la placa DE2-115 (Altera Cyclone IV). Arquitectura de memoria RAM/FIFO circular para buffering de muestras y controlador gráfico directo.

Carga computacional excesiva en cálculos de Transformada Rápida de Fourier (FFT) cuando se realizan en procesadores generales para procesamiento espectral.

Implementación de un co-procesador IP segmentado en Verilog. Co-diseño y validación de coeficientes trigonométricos mediante modelos de referencia en MATLAB y testbenches estructurados en ModelSim.

Separación de frecuencia de audio multivía (Woofer LPF y Tweeter HPF) de alta fidelidad en tiempo real minimizando la distorsión por redondeo y el consumo de recursos de la FPGA.

Implementación de arquitectura DSP en SystemVerilog con datapath de 24 bits a 48 kHz, cuantización de coeficientes Q4.36 (40 bits), acumuladores de 72 bits y transceptor UART a 921,600 bps en FPGA Gowin GW1NR-9C.

Integración de lógica de hardware a medida con ejecución multitarea en tiempo real para control de periféricos sin comprometer latencias.

Generación de un soft-processor Nios II en Platform Designer (Intel Quartus), desarrollo de periféricos Avalon en Verilog y programación del firmware en C bajo RTOS usando Eclipse IDE.

Interconexión física de buses industriales y redes de alta velocidad minimizando el ruido electromagnético (EMC) y desadaptaciones de impedancia en PCB de 4 capas.

Diseño esquemático y layout en Altium Designer. Ruteado de pares diferenciales Ethernet RMII y USB OTG (90 Ω), CAN industrial con terminación dividida, Quad-SPI Flash y paquete completo de fabricación (Gerbers/BOM).

Generación precisa de señales de sincronismo horizontal/vertical a 25 MHz y recepción serie de coordenadas táctiles sin bloquear la FPGA.

Diseño en Verilog de FSMs para temporización VGA (640x480) y decodificador de protocolo serie en la placa Altera Cyclone IV DE2-115, permitiendo interacción gráfica en pantalla.