Ingeniero de Diseño y Verificación Digital
Ingeniero electrónico cursando el Máster Universitario en Ingeniería de Sistemas Electrónicos en la UPV (fin previsto: enero de 2027). Me centro en el diseño RTL en Verilog/SystemVerilog para FPGA y en su verificación, y llevo los diseños de la especificación al hardware: RTL, PCB y sistemas embebidos.
Buscando prácticas
100 %
cobertura funcional en la verificación de una FIFO síncrona (141/141 bins)
48 kHz / 24 bits
filtro crossover IIR en FPGA en tiempo real, verificado bit a bit
4 capas
PCB con impedancia controlada para un STM32F746ZG (nota 9,5/10)
Quién soy
Soy ingeniero electrónico, graduado en Ingeniería Electrónica Industrial y Automática por la UPV, y estoy cursando el Máster Universitario en Ingeniería de Sistemas Electrónicos en la UPV (fin previsto: enero de 2027). Me centro en el diseño RTL en Verilog/SystemVerilog para FPGA y en la verificación.
Me gusta llevar los diseños de la idea al hardware (RTL, PCB y firmware) y verificar lo que diseño contra modelos de referencia: verifiqué un filtro IIR bit a bit contra un golden model en Python y construí un banco de pruebas orientado a objetos (pre-UVM) con estímulos aleatorios restringidos que alcanza el 100 % de cobertura funcional en una FIFO síncrona.
He diseñado una placa de 4 capas en Altium con impedancia controlada y un SoC Nios II con RTOS y periféricos propios; además, he implementado una UART propia en RTL y diseñado a nivel de placa interfaces CAN, Ethernet y USB. Mi formación incluye también el Máster en IA Aplicada (Visual Business School, abr – oct 2026), y me apoyo en herramientas de IA en el flujo de diseño, como hice en el filtro crossover.
Desde 2021 trabajo como camarero jefe y lo he compaginado con un grado y dos másteres. Ahora busco prácticas en diseño o verificación digital (ASIC/FPGA) en Valencia.
El camino hasta ahora
actualidad
Bar Sequial 20
Coordino el servicio de sala en hora punta (más de 150 comensales) y formo a nuevos camareros, compaginándolo durante más de 5 años con un grado y dos másteres.
Universitat Politècnica de València
Especialidad en electrónica industrial y automática.
Postres Lácteos Romar · Catadau
Mantenimiento preventivo y correctivo de maquinaria automatizada en una planta de producción continua, con diagnóstico de fallos en sensores, actuadores y control eléctrico.
Universitat Politècnica de València
PCB de 2 capas en KiCad con ESP32-S2, fabricada y validada; firmware en ESPHome con actualizaciones OTA e integración con Home Assistant.
Nota: 8/10
(previsto) En curso
Universitat Politècnica de València
Microelectrónica y sistemas digitales: RTL avanzado, co-diseño SoC, verificación funcional y PCB multicapa.
Visual Business School
Machine learning, optimización y empleabilidad con IA.
Trabajo
jul 2024 – ago 2024
Mantenimiento preventivo y correctivo de maquinaria automatizada en una planta de producción continua, con diagnóstico de fallos en sensores, actuadores y control eléctrico.
ene 2021 – actualidad
Coordino el servicio de sala en hora punta (más de 150 comensales) con un equipo de hasta 6 personas y formo a nuevos camareros, compaginándolo durante más de 5 años con un grado y dos másteres.
Proyecto destacado
Trabajo final individual de la asignatura Diseño de Circuitos Impresos del Máster en Ingeniería de Sistemas Electrónicos (UPV). A partir del diseño de referencia NUCLEO-F746ZG de ST, rediseñé la placa completa en Altium Designer: esquemático, selección de componentes, stack-up, emplazado y ruteado propios y paquete de fabricación.
STM32F746ZG (Cortex-M7, 216 MHz), Ethernet 10/100 con PHY LAN8742A por RMII, USB 2.0 Full-Speed, 2 buses CAN, Flash NOR por SPI y depuración por SWD en lugar del ST-LINK integrado.
Cada pieza elegida con su datasheet: transceptor CAN de 3,3 V que evita desplazadores de nivel, LDO con Power Good, Flash SST25VF040B y bornas de tornillo para las entradas analógicas.
Dos entradas de 0–10 V adaptadas al ADC y protección ESD en todas las E/S expuestas, con diodo TVS junto al conector y, en las líneas de uso general, resistencia serie antes del pin del micro.
4 capas (1,54 mm) con plano de masa y plano de alimentación; geometría de cada par calculada con SIMBEOR en el Layer Stack Manager de Altium.
Bloques funcionales separados: micro en el centro, zona analógica aislada, Ethernet junto al RJ45 y sin cobre bajo sus magnéticos, alimentación en una esquina.
Simulación de reflexiones post-layout, reglas DRC según la Clase 6 del fabricante Lab Circuits y salida de Gerbers, BOM, Pick & Place e informe técnico en LaTeX.
El STM32F746ZG (LQFP144) ocupa el centro de la placa para repartir los buses de forma equilibrada. Ethernet va en la esquina superior derecha junto al RJ45, la etapa analógica y sus bornas en el borde superior, los dos transceptores CAN en el lateral derecho y la alimentación con el Micro-USB en la esquina inferior izquierda, lejos de la zona analógica. La Flash SPI queda justo encima del micro para que el bus SPI2 mida menos de 15 mm.
Top y Bottom llevan las señales, Int1 es un plano de masa continuo e Int2 un plano de alimentación partido (3,3 V digital y 3,3 V analógico). El dieléctrico fino (unos 0,137 mm, dos hojas de prepreg) entre cada capa exterior y su plano permite alcanzar las impedancias con pistas fabricables en Clase 6: CAN 119,97 Ω (objetivo 120 Ω), Ethernet MDI 99,99 Ω (100 Ω) y USB 94,91 Ω (90 Ω).
Dos canales de 0–10 V para sensores industriales. El divisor 22 kΩ/10 kΩ lleva los 10 V a 3,125 V, aprovechando el 95 % del rango del ADC; el filtro antialiasing RC (1 kΩ y 100 nF) corta en fc ≈ 1,6 kHz, y el OPA350 en seguidor de tensión evita que el muestreo del ADC cargue el filtro.
Dos nodos CAN con el SN65HVD230Q, que funciona a 3,3 V sin desplazadores de nivel. La terminación dividida fija (2 × 60 Ω con 4,7 nF a masa) filtra el ruido de modo común, y el pin RS va a masa con 0 Ω: se puede cambiar por 10–100 kΩ para limitar la pendiente si los ensayos de EMC lo piden. Protección ESD con PESD2CANFD24V junto al conector; en el resto de E/S, USBLC6-4SC6 (USB y Ethernet) y ESDA6V1BC6 (expansión), este último seguido de resistencias serie de 100 Ω.
La placa se alimenta a 5 V por el Micro-USB, con fusible rearmable de 0,5 A y diodo Schottky contra corrientes inversas. Un LDO LD39050 de 3,3 V y 500 mA, con salida Power Good, alimenta el sistema; cada uno de los 12 pines VDD del micro tiene su condensador de 100 nF al lado, y una ferrita BLM18PG121SN1D separa VDDA/VREF+ del ruido digital.
Más proyectos
Ciclos simulados y cobertura alcanzada
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En equipo de 2: FIFO parametrizable en RTL sobre RAM de doble puerto y banco de pruebas orientado a objetos con driver, monitor, scoreboard con modelo de referencia y covergroups. El test dirigido por cobertura, con estímulos aleatorios restringidos, alcanza el 100 % de cobertura funcional (141/141 bins) en 2.550 ciclos, frente al 99,79 % de un test de duración fija de 10.000 ciclos, sin discrepancias. Regresión automatizada en Tcl (6/6 configuraciones) e inyección de 3 tipos de fallo con bind y force/release.
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Crossover de audio en tiempo real a 48 kHz/24 bits en punto fijo Q4.36, con acumuladores de 72 bits y UART propia en RTL a 921.600 bps. Verificado bit a bit contra un golden model en Python; ocupa el 12 % de los registros y el 8,7 % de las LUT.
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Proyecto en equipo de 5 sobre la placa DE2-115. Diseñé la ruta de adquisición y la lógica de trigger: captura continua hasta 60 MHz sin pérdida de muestras mediante un buffer circular RAM/FIFO.
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Integración del soft-core Nios II en Platform Designer y de periféricos propios en Verilog sobre el bus Avalon. Firmware multitarea en C sobre un sistema operativo en tiempo real (RTOS).
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PCB de 2 capas diseñada, fabricada y validada: 4 relés aislados con optoacoplador, buck de 12 a 5 V (TPS54202) y entrada de 4–20 mA con filtro RC (fc ≈ 5,9 Hz) añadido tras medir una señal ruidosa. Firmware en ESPHome con OTA e integración con Home Assistant. Nota: 8/10.
Herramientas
Dispositivos
Software
En RTL
A nivel de placa
Hablemos
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